高速高密度PCB设计专项培训课程大纲（贴合主流技术）

一、课程总览

1.1 课程定位

1.2 培训目标

• 知识目标：吃透高速高密度PCB设计核心理论，掌握高速信号传输、高密度布局、叠层设计、阻抗控制、PDN设计、EMC/热优化的主流技术与行业标准（IPC-6012、IPC-2221、JEDEC），熟悉主流设计工具（Cadence Allegro、Altium Designer高级版）的进阶功能，精通车规、消费电子、工业高频等场景下高速高密度PCB设计的特殊要求及合规规范。
• 能力目标：能够精准对接高速高密度项目需求，制定合理的PCB设计方案；熟练完成高速高密度PCB的叠层规划、阻抗匹配、高密度布局、高速信号布线，独立解决设计中的串扰、阻抗失配、EMC超标等常见问题；具备设计验证与物理测试的联动能力，能够针对性优化设计缺陷，实现设计方案与工程落地的高效协同。
• 岗位目标：精准适配电子企业高速PCB相关岗位需求（高速PCB设计工程师、硬件研发工程师、PCB技术主管、合规验证工程师），补齐“高速设计技巧→难点排查→合规适配→实战落地”的能力短板，搭建完整的高速高密度PCB设计知识体系，提升岗位实操能力与核心竞争力，适配先进封装、车规高速电子等热门领域的人才需求。

1.3 培训收益

• 技术收益：掌握高速高密度PCB设计核心技术（高速信号布线、高密度布局、阻抗控制、PDN优化等），熟悉DDR5、PCIe 5.0、HDI、先进封装配套PCB的设计技巧，了解行业技术趋势（设计与仿真一体化、智能化布局布线、先进封装协同设计），掌握设计优化、缺陷排查、合规适配的核心方法，精通主流设计工具的高级实操技巧。
• 实战收益：通过多个专项技术案例+多个企业真实项目实战，积累多场景高速高密度PCB设计经验，掌握设计方案制定、叠层规划、布局布线、阻抗控制、EMC/热优化、验证测试的全流程方法，能够独立处理设计中的常见难点（串扰、阻抗失配、布局拥挤、EMC超标），降低项目研发返工率，提升设计交付效率。
• 职业收益：贴合电子行业高速PCB岗位核心需求（高速设计、难点整改、合规验证），拓宽职业发展路径（如高速PCB设计工程师、硬件研发主管、先进封装PCB设计专家），提升岗位薪资与晋升空间，适配车规电子、消费电子、工业高频等热门领域的人才需求，增强在电子设计行业的就业竞争力。
• 资料收益：获取课程配套课件、主流设计工具进阶操作指南（Cadence Allegro、Altium Designer）、设计模板（高速叠层、阻抗匹配、高密度布局）、案例文件（设计工程、验证报告、缺陷整改方案）、行业标准文档（IPC系列、JEDEC）、实战项目模板等全套学习资料。

1.4 适用人群

二、核心培训专题（分模块授课，每个专题含“知识点+案例分析/演示”）

专题一：高速高密度PCB设计基础认知（筑牢核心根基）

专题目标

核心知识点

1. 高速高密度PCB基础认知：核心定义（高速信号判定标准、高密度集成指标），行业应用场景（消费电子、车规电子、工业高频、通信设备），当前主流技术趋势（DDR5/PCIe 5.0普及、HDI规模化应用、先进封装与PCB协同设计），设计核心痛点（信号完整性、阻抗控制、布局拥挤、EMC合规）。
2. 高速信号传输基础：信号传输线理论（微带线、带状线、共面波导），高速信号关键特性（反射、串扰、时延、抖动、眼图），信号完整性的核心影响因素（布线、叠层、阻抗、接地），高速信号速率提升对PCB设计的要求（如DDR5 vs DDR4设计差异）。
3. 高密度PCB设计基础：高密度集成的核心指标（线宽/线距、孔径、焊盘尺寸），HDI（高密度互连）PCB的结构、分类与设计特点，Mini/Micro BGA、QFN等细间距元件的布局布线要求，高密度设计与工艺的协同要点（可制造性设计DFM）。
4. 核心行业标准解读：IPC系列标准（IPC-2221高密度PCB设计规范、IPC-6012高速PCB制造标准、IPC-7351封装焊盘设计标准），JEDEC标准（DDR5/PCIe 5.0信号规范），车规高速PCB合规要求（AEC-Q100、ISO 26262），企业内部高速高密度PCB设计规范。

案例分析/演示

• 案例：高速vs普通PCB设计差异对比分析—— 以DDR4与DDR5 PCB、普通PCB与HDI PCB为例，对比设计指标、叠层结构、布线要求，分析因基础设计不当导致的信号失效案例（如反射超标、串扰严重、焊盘脱落），明确高速高密度设计的核心要点。
• 演示：高速高密度PCB设计全流程演示（简化版），主流设计工具（Cadence Allegro、Altium Designer）高级功能界面介绍，行业标准文档（IPC-2221、JEDEC）重点条款解读演示，高速信号眼图、串扰波形解读演示。

专题二：主流高速高密度PCB设计工具实操（进阶版）

专题目标

核心知识点

1. Cadence Allegro（高速设计首选工具）进阶实操：工具环境优化与自定义设置，叠层规划工具（Cross-Section Editor）实操，高密度布局工具（Auto Placement、Constraint Manager）进阶使用，高速信号布线工具（Interactive Routing、Differential Pair Routing）实操，阻抗计算与匹配设置，设计规则检查（DRC）与违规排查，批量操作与效率提升技巧。
2. Altium Designer高级版实操：高速高密度设计环境设置，HDI PCB设计工具（盲埋孔设置、微过孔布局），高速信号差分对布线、等长布线实操，阻抗计算工具使用，细间距元件布局辅助工具，设计文件导出与制造对接（Gerber文件、BOM表）。
3. 辅助设计工具实操：阻抗计算工具（Polar SI9000）实操，高速信号仿真工具（Cadence SI/PI、Altium Designer SI）与设计工具的协同使用，DFM（可制造性设计）检查工具实操，设计文件兼容性转换技巧。
4. 工具协同与高效设计技巧：多工程师协同设计操作，设计模板（叠层、规则、焊盘）创建与复用，常见工具实操问题排查（如布线卡顿、DRC误报、阻抗计算偏差），高速高密度设计效率提升技巧（批量布线、规则复制）。

案例分析/演示

• 案例1：HDI PCB工具实操案例—— 使用Cadence Allegro创建HDI PCB叠层（8层盲埋孔），设置线宽/线距、微过孔参数，完成细间距BGA元件的基础布局与布线，进行DRC检查与违规整改，输出基础设计文件。
• 案例2：高速信号布线工具实操案例—— 使用Altium Designer完成DDR5差分对布线、等长布线，通过阻抗计算工具设置阻抗参数（50Ω/100Ω），排查布线中的阻抗失配、等长偏差问题，优化布线方案。
• 演示：主流设计工具进阶实操全流程演示（Cadence Allegro/Altium Designer），叠层规划、差分对布线、阻抗计算、DRC检查演示，辅助设计工具（Polar SI9000）实操演示，工具常见问题排查演示。

专题三：高速高密度PCB叠层设计与阻抗控制（核心难点）

专题目标

核心知识点

1. 叠层设计核心原则：高速高密度PCB叠层规划的基本原则（信号层与参考层配对、电源层与地层相邻、减少跨分割、优化布线空间），叠层数选择依据（信号速率、密度、成本、工艺），不同层数PCB（4层、6层、8层、10层+）的叠层结构设计（如DDR5常用8层叠层方案）。
2. 叠层设计实操技巧：参考层设计（完整参考层、避免参考层分割），电源层与地层布局（减少回路面积、优化散热），信号层排序（高速信号层优先、差分对信号层布局），HDI PCB叠层设计（盲埋孔与叠层的匹配、微过孔布局），叠层与工艺的协同（板厚、铜厚、介质材料选择）。
3. 阻抗控制核心理论：阻抗的定义与分类（特性阻抗、差分阻抗、共模阻抗），高速PCB常用阻抗规格（50Ω单端、100Ω差分、90Ω共面），阻抗的影响因素（线宽、线距、介质厚度、介电常数、铜厚），阻抗偏差的危害与控制标准（±10%以内）。
4. 阻抗控制设计实操：阻抗计算工具（Polar SI9000）的参数设置与计算，阻抗匹配设计方法（端接匹配、拓扑匹配），布线过程中的阻抗控制技巧（线宽/线距微调、参考层优化），阻抗测试方法与偏差整改技巧。

案例分析/演示

• 案例1：DDR5 PCB叠层与阻抗控制实战—— 针对DDR5高速PCB，制定8层叠层方案（信号层与参考层配对、电源层与地层相邻），使用Polar SI9000计算50Ω单端阻抗、100Ω差分阻抗参数，设计阻抗匹配电路，排查叠层设计中的参考层分割问题，确保阻抗偏差控制在±10%以内。
• 案例2：HDI PCB叠层优化案例—— 针对6层HDI PCB，优化叠层结构（盲埋孔布局、信号层排序），解决因叠层设计不合理导致的串扰超标、阻抗偏差问题，通过仿真验证叠层优化效果，确保高速信号传输稳定。
• 演示：叠层规划全流程实操演示（Cadence Allegro），阻抗计算工具（Polar SI9000）实操演示，阻抗匹配设计与布线微调演示，阻抗测试流程与偏差整改演示。

专题四：高速信号布线设计（高频高速核心）

专题目标

核心知识点

1. 高速信号布线核心原则：高速信号布线的基本要求（短、直、顺、避免锐角），拓扑结构设计（点对点、菊花链、Fly-by、星型），不同拓扑结构的适用场景（如DDR5使用Fly-by拓扑、PCIe使用点对点拓扑），拓扑结构对信号完整性的影响。
2. 差分对布线设计：差分信号的核心特性（抗干扰、抑制共模噪声），差分对布线的核心要求（等长、等距、平行、对称），差分对布线实操技巧（间距控制、转弯方式、过孔处理、屏蔽设计），常见高速差分信号（DDR5、PCIe 5.0、以太网）的差分对布线规范。
3. 等长布线设计：等长布线的核心目的（控制时延、避免时序偏差），等长布线的分类（相对等长、绝对等长），等长偏差控制标准（如DDR5等长偏差≤5mil），等长布线实操技巧（蛇形布线、绕线方式、避免过度绕线），不同高速信号的等长要求差异。
4. 串扰控制设计：串扰的产生机理（容性串扰、感性串扰），串扰的危害与控制标准，串扰控制的核心方法（增大线间距、设置屏蔽、优化布线顺序、控制平行长度），高速信号与低速信号的布线隔离技巧，密集布线场景下的串扰优化方法。
5. 特殊高速信号布线：高速时钟信号布线（屏蔽、接地、避免干扰），高速射频信号布线（阻抗连续、减少损耗），DDR5、PCIe 5.0等热门高速信号的布线特殊要求与实操技巧。

案例分析/演示

• 案例1：DDR5高速信号布线实战—— 针对DDR5内存PCB，设计Fly-by拓扑结构，完成地址线、控制线、差分时钟线的布线，实施差分对等长布线、串扰控制，排查布线中的等长偏差、串扰超标问题，通过仿真验证布线效果，确保信号完整性达标。
• 案例2：PCIe 5.0差分对布线优化案例—— 针对PCIe 5.0高速信号，完成差分对布线，解决布线中的间距不均、等长偏差、过孔处理不当等问题，优化串扰控制方案，确保差分信号的抗干扰能力与传输稳定性。
• 演示：高速信号布线全流程实操演示（Cadence Allegro），拓扑结构设计、差分对布线、等长布线、串扰控制演示，高速信号布线仿真（串扰、眼图）演示，布线缺陷（如锐角、过度绕线）排查与整改演示。

专题五：高密度PCB布局设计（集成度核心）

专题目标

核心知识点

1. 高密度PCB布局核心原则：布局的基本要求（紧凑、合理、干扰小、可制造），布局规划的思路（按功能分区、按信号流向布局），核心元件（CPU、FPGA、DDR、电源芯片）的布局优先级，高密度布局与布线的协同要点（预留布线空间）。
2. 细间距元件布局：Mini/Micro BGA、QFN、LQFP等细间距元件的布局要求（焊盘对齐、间距控制、散热空间预留），BGA元件的布局技巧（避让过孔、预留测试点），细间距元件布局与焊接工艺的协同（DFM设计），避免细间距元件布局导致的短路、虚焊问题。
3. HDI PCB布局设计：HDI PCB布局的核心特点（高密度、微过孔、盲埋孔），盲埋孔与元件布局的匹配技巧，HDI PCB功能分区布局方法，高密度场景下的元件布局优化（减少交叉布线、优化信号路径），HDI PCB布局与叠层的协同设计。
4. 干扰控制与布局优化：高速元件与低速元件的布局隔离，模拟元件与数字元件的布局隔离，电源元件与信号元件的布局隔离，发热元件的布局优化（散热空间、避免影响敏感元件），布局拥挤场景下的优化技巧（元件旋转、小型化元件选型）。
5. 可制造性（DFM）布局要求：布局与PCB制造工艺的协同（线宽/线距、孔径、焊盘尺寸合规），测试点布局（预留测试空间、避免遮挡），拼板布局技巧，避免布局导致的制造困难（如过孔密集、焊盘重叠）。

案例分析/演示

• 案例1：HDI高密度PCB布局实战—— 针对8层HDI PCB（消费电子场景），完成细间距BGA、QFN元件的布局，实施功能分区、干扰隔离，优化布局密度与布线空间，排查DFM布局违规问题（如焊盘间距不足、测试点遮挡），确保布局符合制造要求。
• 案例2：车规高速高密度PCB布局优化案例—— 针对车载自动驾驶模组PCB，完成CPU、DDR5、射频元件的布局，优化高速信号路径、控制干扰，预留散热空间，确保布局符合车规DFM要求与可靠性要求，解决布局拥挤导致的布线困难问题。
• 演示：高密度PCB布局全流程实操演示（Cadence Allegro），细间距元件布局、HDI PCB布局、干扰隔离布局演示，DFM布局检查与违规整改演示，布局优化前后对比演示。

专题六：高速高密度PCB电源分配网络（PDN）设计（稳定性核心）

专题目标

核心知识点

1. PDN设计核心理论：电源分配网络的组成（电源芯片、电源平面、接地平面、去耦电容、布线），PDN的核心作用（为高速芯片提供稳定、干净的电源），电源噪声的产生机理（纹波、反弹噪声、同步开关噪声SSN），电源噪声对高速信号完整性的影响。
2. 电源平面与接地平面设计：电源平面的布局原则（完整、避免分割、最小回路面积），接地平面的设计（数字地、模拟地、电源地的划分与连接），高速高密度PCB中电源平面与接地平面的优化（如分层供电、平面耦合），避免电源平面分割导致的噪声干扰，电源平面与信号层的协同设计。
3. 去耦电容设计：去耦电容的核心作用（抑制电源噪声、提供瞬时电流），去耦电容的选型（容量、封装、ESR/ESL参数），去耦电容的布局技巧（靠近芯片电源引脚、缩短电流回路、合理排列），高速芯片（CPU、FPGA、DDR5）的去耦电容配置方案，去耦电容与电源平面、接地平面的匹配。
4. PDN优化技巧：电源噪声、纹波、压降的控制方法，高速大电流PCB的PDN设计（线宽优化、散热协同），不同电压域电源的隔离设计，PDN仿真与测试方法（阻抗测试、噪声测试），PDN缺陷（如压降过大、噪声超标）的整改技巧。

案例分析/演示

• 案例1：DDR5 PCB PDN设计实战—— 针对DDR5内存PCB，设计完整的电源平面与接地平面，选型并布局去耦电容，优化电源布线（控制压降），抑制同步开关噪声（SSN），通过仿真验证PDN性能，确保电源噪声、纹波达标，满足DDR5工作要求。
• 案例2：高速CPU PCB PDN优化案例—— 针对高速CPU（如FPGA）PCB，排查PDN设计中的电源平面分割、去耦电容布局不当等问题，优化去耦电容配置与电源平面布局，整改电源噪声超标、压降过大问题，确保CPU稳定工作。
• 演示：PDN设计全流程实操演示（Cadence Allegro），电源平面/接地平面布局、去耦电容布局演示，PDN仿真（电源噪声、阻抗）演示，PDN缺陷排查与整改演示。

专题七：高速高密度PCB EMC与热设计（合规与可靠性核心）

专题目标

核心知识点

1. 高速高密度PCB EMC设计：EMC的核心要求（辐射发射、传导发射、辐射抗扰度、传导抗扰度），高速高密度PCB EMC超标的主要原因（信号干扰、接地不良、电源噪声、布线不合理），EMC优化的核心方法（屏蔽设计、滤波设计、接地优化、布线隔离）。
2. EMC设计实操技巧：高速信号的EMC优化（差分对布线、屏蔽、端接匹配），电源系统的EMC优化（去耦电容、电源平面完整性），接地设计的EMC优化（完整接地平面、单点/多点接地选择），EMC滤波元件（滤波器、磁珠）的选型与布局，车规/工业场景EMC合规设计要点。
3. 高速高密度PCB热设计：热设计的核心理论（热传导、热对流、热辐射），高速高密度PCB的发热源分析（CPU、FPGA、功率器件、大电流布线），热可靠性关键指标（最高温度、温度分布均匀性），车规/工业场景热设计标准（如车规宽温-40℃~125℃）。
4. 热设计实操技巧：发热元件的布局优化（散热空间预留、远离敏感元件），散热路径优化（增大散热面积、使用散热片/导热胶），PCB铜厚与散热的关系，高速大电流布线的散热优化（线宽增加、开窗设计），热设计与布局、布线的协同优化。

案例分析/演示

• 案例1：车规高速PCB EMC设计实战—— 针对车载高速PCB（如V2X模组），优化布局、布线与接地设计，选型并布局滤波元件，实施屏蔽设计，解决EMC辐射发射超标问题，确保符合CISPR 25车规EMC标准。
• 案例2：高速高密度PCB热设计优化案例—— 针对消费电子高速PCB（如手机主板），分析发热源分布，优化发热元件布局与散热路径，增加散热铜箔、开窗设计，解决高温热点问题，确保PCB最高温度控制在85℃以内，符合可靠性要求。
• 演示：EMC优化设计实操演示（布局、布线、接地），热设计优化演示（发热元件布局、散热路径设计），EMC仿真（辐射发射）与热仿真（温度分布）演示，EMC/热缺陷整改演示。

专题八：先进封装与高速高密度PCB协同设计（行业趋势）

专题目标

核心知识点

1. 先进封装技术基础：主流先进封装类型（SiP系统级封装、Chiplet芯粒、PoP堆叠封装）的核心特点、结构与应用场景，先进封装与传统封装的差异，先进封装对PCB设计的核心要求（高密度、高速、高精度）。
2. SiP封装与PCB协同设计：SiP封装的结构特点与设计流程，SiP封装与PCB的接口设计（焊盘、过孔、布线），SiP封装内元件与PCB元件的协同布局，SiP封装与PCB的信号完整性协同优化，SiP封装的散热协同设计。
3. Chiplet与PCB协同设计：Chiplet芯粒的互连方式（高速互连、异构集成），Chiplet与PCB的接口设计要求，Chiplet高速信号的PCB布线设计，Chiplet与PCB的电源分配网络协同优化，Chiplet封装的PCB可制造性设计。
4. 协同设计核心难点与解决方案：封装与PCB的匹配问题（焊盘尺寸、间距、阻抗），先进封装下高速信号的串扰与损耗控制，先进封装的散热协同优化，协同设计中的仿真验证方法，先进封装与PCB制造工艺的协同。

案例分析/演示

• 案例：SiP封装与高速PCB协同设计实战—— 针对消费电子SiP模组（如射频SiP），完成SiP封装与PCB的接口设计，优化协同布局与高速信号布线，解决封装与PCB匹配不当、信号串扰等问题，确保协同设计的信号完整性与可靠性。
• 演示：先进封装与PCB协同设计流程演示，SiP/Chiplet封装的PCB接口设计、布线优化演示，协同设计仿真验证演示，先进封装PCB设计案例（文件）展示。

专题九：高速高密度PCB设计验证与缺陷整改（工程落地核心）

专题目标

核心知识点

1. 设计验证核心流程与方法：高速高密度PCB设计验证的全流程（设计规则检查DRC、可制造性检查DFM、信号完整性仿真SI、电源完整性仿真PI、EMC仿真、热仿真、物理测试），不同验证环节的核心目的与优先级。
2. 常见设计缺陷分析：信号完整性缺陷（反射、串扰、时延、抖动超标）、阻抗缺陷（阻抗失配）、PDN缺陷（电源噪声、纹波、压降过大）、EMC缺陷（辐射、传导超标）、布局布线缺陷（DFM违规、布局拥挤）、热缺陷（高温热点）的成因分析。
3. 缺陷整改核心技巧：各类缺陷的针对性整改方法（布线优化、叠层调整、去耦电容优化、屏蔽设计、布局调整），整改方案的仿真验证与物理测试验证，整改过程中的优先级排序（合规优先、可靠性优先），批量生产中的缺陷预防方法。
4. 设计交付规范：高速高密度PCB设计文件的交付要求（Gerber文件、BOM表、设计说明、仿真报告、测试报告），设计文件与制造、测试环节的对接要点，企业内部设计交付审核规范。

案例分析/演示

• 案例1：高速高密度PCB多缺陷整改实战—— 针对DDR5+HDI PCB，排查信号完整性（串扰超标）、阻抗（偏差过大）、DFM（焊盘间距不足）等多类缺陷，分析缺陷成因，制定协同整改方案，通过仿真与测试验证整改效果，确保所有指标达标并顺利交付。
• 案例2：车规高速PCB设计验证与落地实战—— 针对车载高速PCB，完成DRC、DFM、SI/PI/EMC仿真验证，对接物理测试（信号完整性、EMC、热测试），整改测试中发现的缺陷，确保符合车规标准，实现批量落地。
• 演示：设计验证全流程演示（DRC/DFM检查、SI/PI仿真），缺陷排查与整改全流程演示，设计文件交付演示（Gerber文件导出、交付审核）。

专题十：主流场景高速高密度PCB设计实战（贴合企业真实项目）

专题目标

核心知识点

1. 消费电子场景：消费电子高速高密度PCB（手机、平板、笔记本）的核心需求（小型化、高频高速、低功耗），设计重点（HDI布局、DDR5/PCIe布线、EMC优化、散热优化），消费电子PCB的DFM要求与批量生产要点。
2. 车规电子场景：车规高速高密度PCB（自动驾驶模组、V2X、车载娱乐）的核心需求（高可靠性、宽温、抗干扰），设计重点（车规合规、PDN稳定、EMC优化、振动适配），车规PCB的设计标准（AEC-Q100、ISO 26262）与交付要求。
3. 工业高频场景：工业高频高速PCB（工业控制、通信设备）的核心需求（高稳定性、抗干扰、高频传输），设计重点（高速射频布线、EMC优化、散热优化），工业PCB的设计与工艺协同要点。
4. 不同场景设计差异：各场景的设计指标、合规要求、难点差异，根据项目场景选择适配的设计方案、工具与优化策略。

案例分析/演示

• 案例1：消费电子HDI高速PCB设计实战—— 针对手机主板（HDI 8层），完成CPU、DDR5、射频元件的布局布线，实施叠层优化、阻抗控制、EMC优化、热优化，完成设计验证与交付，确保符合消费电子小型化、高频高速要求。
• 案例2：车规自动驾驶高速PCB设计实战—— 针对车载自动驾驶模组PCB，完成高速信号（DDR5、以太网）布线、PDN设计、EMC优化，符合车规合规要求（AEC-Q100、CISPR 25），完成设计验证与缺陷整改，实现工程落地。
• 演示：主流场景高速高密度PCB设计全流程演示，企业真实项目设计文件（Gerber、仿真报告）展示，不同场景设计差异对比演示。

三、综合实战专题（贴合企业真实项目，落地应用）

3.1 实战目标

3.2 实战项目（二选一，贴合主流场景）

• 实战项目1：消费电子HDI高速PCB（DDR5）设计落地
  • 项目需求：针对消费电子HDI PCB（8层盲埋孔），搭载DDR5内存、高速CPU，完成全流程设计。要求线宽/线距≤3/3mil，阻抗控制50Ω（单端）/100Ω（差分），等长偏差≤5mil，符合IPC-2221标准，通过SI/PI/EMC仿真验证，解决布局拥挤、串扰、电源噪声等问题，输出完整设计文件并符合批量制造要求。
  • 涉及技术：HDI叠层设计、阻抗控制、DDR5高速布线、高密度布局、PDN设计、EMC优化、设计验证与交付，核心工具（Cadence Allegro、Polar SI9000）。
• 实战项目2：车规高速PCB（自动驾驶模组）设计落地
  • 项目需求：针对车载自动驾驶模组PCB（6层），搭载FPGA、DDR5、以太网接口，完成全流程设计。要求符合车规标准（AEC-Q100、CISPR 25），宽温适配-40℃~125℃，完成高速信号布线、PDN优化、EMC设计、热设计，通过SI/PI/EMC/热仿真验证与物理测试，整改各类缺陷，输出完整设计文件与交付资料。
  • 涉及技术：车规高速布线、PDN设计、EMC/热优化、车规合规设计、设计验证与缺陷整改，核心工具（Cadence Allegro、ANSYS）。