数字集成电路设计培训课程
培训对象
数字集成电路设计工程师、ASIC设计人员、VLSI系统设计人员、需要掌握从RTL到GDS完整流程的研发人员。
培训目标
培训内容介绍
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数字集成电路概述：集成电路的发展历程（SSI、MSI、LSI、VLSI、ULSI、GSI）；数字IC设计的主要挑战（功耗、性能、面积、时间）；数字IC设计流程概览（前端设计→后端设计→流片→测试）。
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CMOS工艺基础：CMOS反相器的结构；NMOS/PMOS的开关特性；CMOS工艺的版图层；深亚微米工艺效应（短沟道效应、DIBL）；摩尔定律与工艺节点演进。
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RTL设计：RTL（寄存器传输级）的描述方法；硬件描述语言（Verilog/VHDL）的RTL级建模；可综合RTL的设计规范；RTL与门级网表的对应关系。
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逻辑综合：综合的基本流程（翻译→逻辑优化→映射）；综合约束（时序约束、面积约束、功耗约束）；标准单元库的组成（时序模型、功耗模型、面积信息）；综合结果的评估（时序报告、面积报告）。
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静态时序分析（STA）：STA的基本原理与时序路径分类（输入到寄存器、寄存器到寄存器、寄存器到输出、输入到输出）；建立时间检查与保持时间检查；时钟的不确定性（skew、jitter）；时序约束的完整写法（SDC文件）；OCV（片上波动）的考虑。
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可测试性设计（DFT）：DFT在数字IC中的重要性；扫描链（Scan Chain）的设计与插入；扫描测试的实现原理；存储器BIST的集成；边界扫描（JTAG）的用途。
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物理设计（后端）流程：布局规划（Floorplan）的目标（确定芯片尺寸、I/O布局、宏单元摆放）；布局规划中的电源规划（电源环、电源条带）；布局规划中的物理约束。
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布局与时钟树综合：标准单元自动布局（Placement）的算法与目标；布局拥塞（Congestion）的分析与优化；时钟树综合（CTS）的目标（最小偏差、最小延迟）；时钟树的常用结构（H-tree、网格、平衡树）。
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布线：全局布线（Global Routing）与详细布线（Detail Routing）的区分；布线的设计规则（最小间距、最小面积、天线效应）；布线拥塞的解决；信号完整性在布线中的考虑（串扰、噪声）。
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物理验证：设计规则检查（DRC）的内容（宽度、间距、孔环、密度）；电路图与版图一致性检查（LVS）；天线效应检查（Antenna Rule）；电迁移与IR Drop检查。
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功耗分析与优化：功耗的组成（动态功耗、短路功耗、静态功耗）；动态功耗的计算公式（P = αCV²f）；低功耗设计技术（门控时钟、多阈值电压、电源门控、动态电压频率调节）；功耗分析工具的使用。
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综合实战项目：典型数字模块（如I2C控制器、FIR滤波器、RISC-V微处理器内核）的完整ASIC设计流程，包含RTL编码、逻辑综合、DFT插入、静态时序分析、布局布线初步与物理验证基础。
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